チップレットの時代がやってくる、それが来るかどうか。

Mar 26, 2023

そのとき誰と話しているのかにもよりますが、ムーアの法則の適用範囲を拡大するための業界のチップレット技術の導入は順調に進んでいるか、あるいは商業市場の不在に直面しているかのどちらかです。 ただし、両方の主張が真実であるとは限りません。 実際のところ、チップレットは少なくとも一部の商用 IC の構築に 10 年以上使用されており、半導体ベンダーはチップレットの使いやすさと可用性を拡大し続けているということです。 同時に、チップレットの広範な採用に不可欠なインターフェイスとパッケージングの標準は依然として流動的です。

この質問の肯定的な側面は、存在証明です。 ザイリンクス (現 AMD) は、10 年以上にわたり、大型シリコン インターポーザーを備えた 2.5D チップレット テクノロジを使用して FPGA を製造してきました。 このパッケージング テクノロジの最初の商用利用は、ザイリンクスがシリコン インターポーザに接着された 4 つの FPGA 半導体タイルで構築された 2 Mgate デバイスである Virtex-7 2000T FPGA を発表した 2011 年に登場しました。 ザイリンクスは、このチップレット パッケージング テクノロジを自社のファウンドリ TSMC と共同開発し、TSMC は現在、この CoWoS (Chip-on-Wafer-on-Substrate) インターポーザおよびチップレット テクノロジを他のファウンドリ顧客に提供しています。 チップレットベースの製品を発表したTSMCの顧客には、Broadcomや富士通などが含まれる。 AMD は現在、このパッケージング テクノロジを 5 世代にわたって学習しており、このテクノロジは現在、より大型でより多様な FPGA の継続的な開発に不可欠となっています。 AMDは、8月にカリフォルニア州パロアルトのスタンフォード大学で開催されるHot Chips 2023カンファレンスで、最新情報を含むこの多世代のチップレットベースのテクノロジーの概要を発表する予定です。

同様に、Intel は長年にわたりチップレット テクノロジを開発し、自社のパッケージ IC で使用してきました。 同社は、Stratix 10 FPGA の製造に 2.5D EMIB (エンベデッド マルチダイ インターコネクト ブリッジ) チップレット パッケージング テクノロジを長年使用してきました。 このテクノロジーは現在、CPU や SoC を含むインテルの製品ライン全体に広がっています。 Intel のチップレット パッケージング テクノロジーの代表格は、間違いなく同社の Ponte Vecchio GPU です。これは、47 個のアクティブな「タイル」 (Intel のチップレットの名前) をマルチチップ パッケージにパッケージ化しています。 これら 47 個のダイは、5 つの異なる半導体プロセス ノードを使用して複数の半導体ベンダーによって製造され、インテルの EMIB 2.5D および 3D Foveros チップレット パッケージング技術を使用してすべてが 1 つのパッケージに結合され、1,000 億個を超えるトランジスタを備えた統合製品を製造します。これは現在不可能です。 1 つのシリコンダイ。 インテルは現在、IFS (インテル ファウンドリー サービス) を通じてこれらのチップレット パッケージング テクノロジーを一部の顧客に公開しており、その結果、パッケージング施設の規模と数を拡大しています。

AMD と Intel のチップレットとマルチダイ パッケージングの使用は、チップレットの主な用途のうち 2 つを示しています。それは、チップ製造装置のレチクルの限界を超えることと、さまざまなプロセス ノードの多様なアナログ、ミックスド シグナル、メモリ、デジタル機能を 1 つに結合することです。パッケージ。 IC 製造の半世紀以上の歴史の中で、半導体ダイのサイズはますます大きくなってきました。 ダイサイズは、ムーアの法則の継続的な進歩を可能にする製造寸法または性能指数の 1 つです。 初期の頃、IC 製造フォトリソグラフィー装置はウェーハ全体を一度に露光しました。 ウェハーの直径が 1 ～ 2 インチだった頃です。 現在、高度なプロセス ノードを使用している半導体メーカーは 12 インチ (300mm) ウェーハを使用していますが、依然として古いノードを使用しているメーカーは 8 インチ (200mm) ウェーハを使用しています。 ウェハとダイのサイズが大きくなるにつれて、ウェハ全体の露光は、一度にウェハ上の 1 つのダイのみを露光するイメージ ステッパに取って代わられました。

しかし、半導体ダイの最大サイズは非常に大きくなり、シリコンウェーハ上にダイの像を投影するために使用される光学レチクルの限界に達し、今日のフォトリソグラフィ装置ではそれ以上のものを製造できなくなりました。 さらに規模を拡大するには、ベンダーは個々のダイをつなぎ合わせなければなりません。 ただし、この種のテクノロジーはそれほど新しいものではありません。 たとえば、Intel は 2 つのダイ (CPU と、CPU の大規模 L2 キャッシュ用の高速スタティック メモリ チップ) を、同社が 1995 年後半に発売した Pentium Pro CPU のパッケージにまとめました。

チップレットを使用する 2 番目の理由は、2 つ以上の異なるプロセス ノードの機能を組み合わせることです。 たとえば、ザイリンクス (AMD 以前) は、FPGA ダイと 28Gbps シリアル トランシーバーを含む小型ダイを組み合わせて Virtex-7 580HT FPGA を作成しました。これは、FPGA の作成に当時の最先端のデジタル CMOS プロセス ノードを使用できたためです。しかし、この FPGA が導入された 2011 年当時は、このような高速トランシーバーの製造には使用できませんでした。 現在、28Gbps トランシーバーは、今日の最先端のデジタル CMOS プロセス ノードで簡単に実現できますが、トランシーバー技術も進歩し、116Gbps 以上に達しています。 チップレット技術により、半導体デバイス技術者は適切なプロセス ノードを使用して特別な機能をより簡単に実現できるようになります。

それでも、チップレット技術が現在活発な市場を代表しているとは言いがたい。 モノリシック (1 ダイ) IC 構造が特定のアプリケーションに実用的である場合、それがパッケージ化された IC を製造する最も経済的な方法であることに変わりはありません。 しかし、今日のシリコン加工の限界に挑戦するには、マルチダイ構造が必要です。 たとえば、Nvidia と MediaTek は、Computex 2023 で、MediaTek が AI やグラフィックスを含む自動車コックピット アプリケーションで使用するために Nvidia の GPU チップレットを組み込んだ SoC を開発し、2027 年の自動車モデル イヤーを目標にしていると発表したばかりです。 この種のパートナーシップ契約は、今日のチップレット市場の状態を特徴づけています。 パートナー企業は使用されるチップレット インターフェイスの種類を発表していませんが、Nvidia は昨年 UCIe コンソーシアムに参加しました。

業界は、チップレットをより広く使用できるようになる前に、さらに多くの標準を本当に必要としています。 Intel のチップレットベースのインターフェイス標準である AIB (Advanced Interface Bus) は、現在、CHIPS Alliance から入手可能なオープンソースのロイヤルティフリー標準となっていますが、Intel は同社のチップレットの多くで AIB を使用していますが、AIB がどの程度普及しているかは不明です。ベースのデザイン。 一方、Intel と、AMD、Arm、Google、Meta、Microsoft、Nvidia、Qualcomm、Samsung、TSMC を含む 100 社を超える他の半導体およびシステム企業は、ダイツーダイ相互接続の標準である UCIe (Universal Chiplet Interconnect Express) を開発しています。 UCIe は、少なくとも重要なサポート テクノロジによって勢いを増しています。 たとえば、Eliyan は最近、UCEe 互換の NuLink PHY テクノロジーの動作テスト チップを発表しました。これは、チップレット インターフェイス バンプあたり 40 Gbps を転送でき、ダイ間で 2 Tbps を超えるダイ間接続が可能になります。 これは、ほとんどのチップレットベースのシステムにとって十分な帯域幅です。

Intel CEO の Par Gelsinger は、昨年 10 月に開催された ...[+] Intel Innovation イベントで、同社の UCIe コンソーシアムへの参加について語った。

しかし、インターフェイス規格が流動的であり、チップレットを扱えるファウンドリおよびパッケージング ベンダーの数が限られているため、マルチダイ パッケージングの市場は、それを本当に必要とする組織に限定されたままです。 AMDとIntelは、米国政府の防衛産業基盤と同様に、明らかにマルチダイパッケージングを使用している。 しかし、チップレットの一般的な商業市場はまだ実現していません。

チップレットを使用してパッケージ化された IC を作成する場合、いくつかの疑問が残ります。 まず、既知の正常なダイ (KGD) の信頼できるソースが必要です。 実用的なダイから始めることが確実でない限り、高価なマルチダイ IC を作成しても意味がありません。 次の問題は、テスト済みで完全に動作するパッケージ化されたデバイスに対してどの会社が責任を負うのかを判断することです。 IFS や TSMC などのファウンドリと連携している場合、ファウンドリは、ダイが良好であることを確認し、製品を組み立て、製造サイクル全体を通じて最終製品をテストする責任があります。 Intel は現在、47 タイル Ponte Vecchio GPU でこれらの問題に直面しており、許容可能な歩留まりを得ているようです。 しかし、最終顧客が Intel (または AMD) でない場合に、物事がどの程度うまくいくかは明らかではありません。

結局のところ、マルチダイ パッケージングとチップレットの使用が定着していることは、10 年以上にわたって存在証明されています。 確かに、Intel と AMD は近い将来にこのテクノロジーを放棄することはありません。 両社はこれらの技術を活用した製品の製造・販売を積極的に行っている。 チップレットとマルチダイパッケージングは​​この小さなニッチ市場から抜け出すことができるでしょうか? マジック 8 ボールが言うように、兆候はイエスを示していますが、それがいつであるかを言うのは困難です。

Tirias Research は、半導体からシステム、センサーからクラウドに至るエレクトロニクス エコシステム全体にわたって企業を追跡し、コンサルティングを行っています。 Tirias Research チームのメンバーは、AMD、IBM、Intel、MediaTek、Nvidia、Qualcomm をはじめ、組み込み、モバイル、PC、AI、コンピューティング エコシステム全体にわたる他の企業とコンサルティングを行ってきました。